摘  要：ADSP21161是AD公司推出的SHARC二代芯片，它采用单指令多数据流结构，进一步提高了DSP的并行处理能力，可广泛应用于航天、航空、医学图像处理、雷达、声纳、通信和语音处理等领域。文中介绍了利用ADSP21161设计的雷达杂波产生系统，提出了通过硬件来产生海杂波的方法，从而为雷达模拟系统的模拟海杂波环境，以及检验雷达在杂波环境下对目标的发现、跟踪能力进行了一种新的尝试。
    关键词：ADSP21161；DSP系统设计；SIMD；雷达

   

现在雷达系统越来越复杂，已难以用简单直观的分析方法进行处理，因而雷达模拟的使用日益广泛。雷达模拟的核心是建立雷达目标回波信号及各种杂波信号的散射、传播特性模型。通常雷达信号（回波加干扰）可以认为是由发射波形经过延迟和多普勒平移后的复现波形构成的，雷达环境的全部信息内容都是作为发射波形的调制而存在的，这就是实现雷达模拟的基本理论。雷达模拟器是否逼真的实现雷达模拟的基本理论。雷达模拟器是否逼真的关键在于雷达射频信号的模拟是否真实以及雷达工作机理的模拟是否准确。雷达杂波信号的模拟在雷达模拟中起着很重要的作用。杂波信号生成的算法比较复杂，而且计算量很大以臆很难做到实时生成。但是，现代集成电路技术的飞速发展已使得实时模拟各种杂波成为可能。本文介绍利用AD-SP21161设计的杂波系统以及实时产生和模拟各种杂波的具体方法。
1 ADSP21161简介
    ADSP21161的Analog Device公司推出的第一款SHARC（Super Harvard Architecture Computer，超级哈佛结构计算机）二代芯片。它在对ADSP2106x进行了扩容与完善的同时，还采用单指令多数据流（SIMD，Single Instruction Multiple Data）的新型结构来进一步提高它的并行处理能力，从而使得ADSP21161具有很高的处理性能，可广泛地运用在航天、航空、医学图象处理、雷达、声纳、通信和语音处理等领域。
    ADSP21161的主要特点如下：
    ·具有100MHz（10ns）内核时钟频率，支持SIMD的SHARC结构的DSP核；
    ·其浮点运算能力达600M FLOPS，定点运算能力达600M OPS；
    ·兼容ADSP-21x6x SHARC DSP代码；
    ·支持IEEE的32位浮点、40位浮点和32位定点运算；
    ·指令可单周期执行，包括单指令多数据流（SIMD）模式；
    ·带有1M的片内双口SRAM；
    ·具有2.4Gbyte/s的片内存储器宽带；
    ·具有14个零耗（zero-overhead）DMA通道；
    ·带有4个支持I²S的同步串口。
1.1SHARC结构
    图1所示是ADSP21161的内部功能结构框图。从图中可看出：ADSP21161内部包括内核处理器、总线和内存、外部端口和I/O处理器等部分。其中的内核包括运算单元、数据地址产生器（DAG）、程序流控制器和指令CACHE等部分。运算单元可以进行32位定点和32位或40位浮点的加减运算和乘法运算，还可以进行逻辑和移位操作，同时支持8位精度的对数、倒数和开平方运算。

    SHARC有3套独立的片内总线：PM总线（程序存储器总线）、DM总线（数据存储总线）和IO总线（输入、输出总线），每套总线都有独立的数据总线和地址总线。ADSP21161有1Mbit的片内存储器，该存储器被分成两块，每块都可以被独立访问。因此在一个时钟周期中，内核处理器可以存取两个数据（当CACHE命中时）。
　　SHARC的内存可以在DMA的控制下通过串口、LINK端口或外总线和外界交换数据。由于SHARC有独立的IO总线，且内存是双口存储器，所以，DMA的操作完全不影响SHARC程序的运行，因而可以说是一种零耗（zero－overhead）DMA。
1．2单指令多数据流（SIMD）
　　以前的ADSP－2106x系列数字信号处理器件采用的是单指令单数据流机制（SISD），即一条指令仅对一组操作数或寄存器进行操作。而ADSP－21161采用的是单指令多数据流（SIMD）与单指令单数据流（SISD）可选的机制（由MODE1寄存器的PEYEN位进行选择），因此更加有利于并行计算。在ADSP－21161内核中有两套完全独立的运算单元，每个运算单元包括ALU、MPU、SHIFTER、DATAREGISTERFILE和一些辅助单元。在单指令多数据流机制下，两个单元可同时执行同一条指令，但是它们的操作数或使用的寄存器是不同的。当流水线进行取指令和解释指令后，机器码将被送入运算单元X（PEX）和运算单元Y（PEY）中，由于两个单元使用各自的数据寄存器进行取操作数和计算，从而会得到不同的结果。尽管两个计算单元共用一套地址发生器（DAG0、DAG1），但是它们有独立的“内存访问路径单元”，所以，在进行内存访问时，对于地址发生器产生的同一地址，两个计算单元可以分别访问到不同地址中的数据，这也是实现单指令多数据流机制的基本条件。
　　例如，对于R0＝dm（i0，m0）这条指令，在单指令多数据流模式下，PEX会将地址为i0的内存值放入R0寄存器中，而同时PEY则将地址为i0＋1的内存值放入S0寄存器。
2系统设计
　　杂波产生系统的系统框图如图2所示。它可在一定的距离（时间）段上产生一定形式的中频和视频杂波信号，根据主机设置的杂波形式和杂波参数，DSP可通过计算产生视频杂波并完成幅度调整和相位调整的计算。对于有DDS产生的中频信号，可由距离定时电路来控制回波距离信号和脉宽信号，并由DSP完成对DDS和衰减器的控制，以产生频率、幅度、相位均满足要求的连续中频信号，然后用所产生的视频杂波去调制连续中频信号以产生一定距离上的中频杂波信号。