45nm节点被称为IC设计的分水岭，因为在这一节点，不仅半导体材料特性、光刻技术已经接近极限，而且EDA工具也要面临更高层次抽象、创新平台、DFM、多电源域等诸多新挑战，针对这一节点上的EDA工具开发需要更多创新的思维和策略。因为挑战很多，所以业界人士对45nm的芯片设计和制造未来忧心忡忡。不过，欣喜的是，在9月11日硅谷的CDNLive!用户会议上，Cadence向领先的半导体设计者和经理们展示了自己的45nm设计流程。其对应的产品Cadence Encounter数字设计平台因采用了创新的思维和策略，已经可以很好地应对45nm的种种制造挑战。这一次，科学技术再次将半导体技术的发展推向新的高度！

Cadence公司IC Digital & Power Forward全球副总裁徐季平博士在接受电子工程专辑采访时表示：“当IC设计节点变的更小的时候，最大的挑战是如何精确的预测，如果你预测的准确，则能享受新技术带来的好处。所以我们的新工具基于三个步骤，一是预防、二是计算三是优化。”他表示这种基于模型的多样化设计技术加快高级IC的量产速度，实现“设计即所得。该解决方案的一大特点是将统计学的知识带入到EDA工具中，并将IC制造时的工艺因素也在芯片设计阶段的考虑范围。

Cadence这次发布的新技术为高级工艺节点设计制定了新的方案，徐季平称：“它完成了“规则”不能完成的分析。”，它直接对制造过程中的一些主要部分进行建模——例如光刻、化学机械抛光（CMP）、以及随机变化，并使用这些模型通过预防、分析与优化过程做出准确的可制造型设计。

他针对45nm的设计仔细解释了这个解决方案的特点。他指出：“在45nm以下工艺，制造的多样性会严重影响芯片的良率。例如，设计出的电路和实际制造的电路可以如下图所示。”

他指出：“这种多样性可以造成22%的时序错误，可以引发300%的漏电功耗问题。”

徐季平强调45nm主要解决光刻机械和制造引发的问题。为防止SoC应用中的光刻违例，Cadence NanoRoute布线器加入了新的技术，能够避免布线中总的光刻错误，可立即将光刻“热点”中的错误降低50～80%。对于全定应用程序，Cadence Virtuoso定制设计平台的新功能将“推荐的”规则作为起始点，进一步进行分析和优化。精确的光刻分析是通过Cadence光刻物理分析器完成的，这是之前 Clear Shape Technologies公司的InShape技术，最近刚被Cadence收购。所有残留的光刻热点都是使用基于格点和基于图形的两种方式混合进行优化，后者可以实现极为精细的优化和互联改良。

所以，整个解决方案由三步曲组成：1、对光刻效果预测。2、光刻精确计算和和对CMP分析。3、进行优化。

可以看到，经过优化后，基本上消除了错误。

他指出，Cadence的Litho Physical Analyzer和Litho Electrical Analyzer不但可以指出由风险的设计电路，还可以自动进行修正，如下图所示。这种技术的最终结果是在光掩模阶段不需要对设计进行过多的光刻修正——它实际上是已经被修正好了。

徐季平指出：在45nm节点，CMP对电路的电性能有很大的影响，因为芯片表面的凹凸会导致走线线径和长短的差异，采用Cadence的CMP Predictor可以计算出芯片表面的变化。它还可以计算出走线过于集中的部分以避免出现电气干扰。经过这样的预测就可以采取有针对性的措施了，例如在薄的地方可以加铜或其他材料。

他表示目前TSMC、IBM、UMC、特许等都在使用这个工具。

因为每个半导体设备都有差异，而且针对每个晶圆其制造性能也有差异，在解决时序预测方面，他指出Cadence采取的是基于统计学的技术。而传统EDA工具只考虑最坏和最好情况下的特性，但是在45nm节点以下要考虑能工作的“或然域”。

他透露目前这个工具（Encounter SSTA）已经获得了TSMC、STARC和一些IDM的认证。

他用一个金字塔模型表示了45nm DFM解决方案。

他指出热分析工具已经整合到TSMC的工具中，是IC制造中最先要考虑的问题。它会影响其他流程。他表示通过Cadence的这个工具，可以让45nm设计者实现“设计即所得”，简化高性能、可制造型纳米设计的设计过程。

目前SoC设计越来越普遍，徐季平指出利用这个工具也可以解决模拟/混合信息设计方面的挑战。针对EDA工具日益复杂的趋势，他还指出，EDA的终极目标就是要让用户使用方便并提升自动化程度，Cadence一直就在众多合作伙伴合作朝这个目标发展。以这个解决方案为例，这是Cadence公司有史以来发布的涉及领域最多的产品。

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