集成电路中所有器件都是通过电源网格得到其所需的供电电压的。由于连线电阻的存在, 电流流经电源网格会带来电压降, 称之为压降。随着低功耗, 低电压, 高速多功能及小尺寸要求的不断提高, 深亚微米设计越来越流行, 特征尺寸不断减小,金属互联线宽度越来越小, 高速多功能使芯片规模越来越大,连线越来越长,这就使得连线上的电阻值上升，由此产生的压降越来越严重。压降的大小决定于从电源引脚到的逻辑单元之间的等效电阻的大小，整个芯片我们可以用图1来等效。

当芯片加载电源电压为VDD, 逻辑单元G1导通, 其所消耗的电流为I1,其他所有逻辑都不导通,这时在G1上的实际电势为：

V1= VDD – R11xI1

即电源到逻辑单元G1的压降为：

Vdrop_G1 = R11 x I1

由于逻辑单元内阻一定, 则R11越大到逻辑单元G1的压降越大, 对G1正常工作的影响越大。

当仅有G4导通时, 逻辑单元G4处的电势：

V4 = VDD – I4x (R11+R12+R13+R14)

即电源到逻辑单元G4的压降为：

Vdrop-G4= I4x (R11+R12+R13+R14)

从上式可以看出到G4的压降由R11,R12,R13,R14共同决定, 压降也远比G1单独导通时大得多。我们再来看看极限情况, 当G1,G2,G3,G4全部导通时G4处的电势：

V4 = VDD – R11x(I1+I2+I3+I4) -R12x(I2+I3+I4) - R13x(I3+I4) - R14xI4

即电源到逻辑单元G4的压降为：

Vdrop-G4= R11x(I1+I2+I3+I4) +R12x(I2+I3+I4) +R13x(I3+I4) + R14xI4

由上式可以看出同时导通的逻辑单元越多消耗的电流越大,压降也越大。通过对上述三种情况压降的分析我们得到芯片上逻辑单元密度越大并且距离电源引脚越远的地方压降越严重, 即减小连线上等效电阻是优化压降的主要手段。

2. 填充金属和填充方法

本节主要介绍什么是填充金属以及怎样实现金属填充。

2.1填充金属

芯片中的金属导线是依靠物理/化学气相沉积, 光刻、腐蚀来完成。在进行后续工序前，要对wafer表面进行全面平坦化处理，譬如CMP(chemical-mechanical polishing化学机械抛光)，在平坦化处理后我们发现原本版图上金属密度较低区域上的介质(绝缘材料)的厚度比金属密度较高区域的薄(图2),这直接影响到wafer的平坦度和后续工序的精准度，造成器件的电特性不良, 导致wafer的良率下降。

上面说明的是金属局部密度差异的影响, 而当整个芯片上金属密度过高时, 需要刻蚀掉的金属很少, 容易造成刻蚀过量; 当整个芯片上金属密度过低时, 需要刻蚀的金属很多, 容易造成刻蚀不干净。

所以现在的芯片制造厂都会把金属密度定义在设计规则中, 局部密度和整体密度都有要求。为了满足这一规则集成电路后端设计者通常在流片前要在版图中进行金属填充, 这些金属都是浮空的,只是为了调节局部或者整体的金属密度, 没有任何连线功能。图3中正方形为填充金属。

[1] [2]  下一页