在最近这里举行的超大规模集成电路学会上的一篇论文中，Sundeepkumar Agarwal, V.K. Pavankumar 和 R. Yokesh描述了一种全加器结构，这种全加器基于补码传递晶体管逻辑（CPL），它主要包括NMOS晶体管和上拉PMOS晶体管，用以获得更好的输出电压，他们表示这种结构比已有的加法器更快，同时能效更高。

“基于NMOS晶体管应用的正反馈效应，这种电路结构本身就具有很快的速度，同时这种特性还可以用来缩小晶体管的宽度，因此可以在保持速度的同时减少能量消耗。”论文中还写到：“提案中的加法器的结构在‘和’以及‘进位’信号之间取得平衡，因此可以减少树状结构电路中的同时到达的信号之间不必要的干扰脉冲。

这项设计中比通常的设计使用了更多的晶体管，因为它需要7个反向器用于产生补码信号。“尽管如此，当加法器在乘法器上应用时，输入的补码信号可以通过前一级的输出产生，这样可以减少晶体管数量，”作者进一步补充：“同时，由于使用了上拉晶体管，即使不使用反向器，加法器的驱动性能也相当优秀。”

“因此，输出反向器可用于设计的其他方面。例如，在4位行波进位加法器中，第2级和第4级的加法器不需要用输出反向器进行进位产生，因此，加法器链上的反向器延迟每两级全加器抵消一次，因此可以减少4个晶体管，类似的，在乘法器这样的复杂设计中，用于产生“和”以及“进位”的输出反向器可以用于其它方面，因此可以改善电路的速度和减小面积。

乘法器设计

为了改善DSP 的核心部件乘法器的性能，论文的作者们还提案了另一项利用逻辑分解的技术，利用减少内部节点的伪晶体管的数量加快速度削减能耗。

在他们的提案中，数字乘法器可以通过逻辑分解实现，乘法的过程可以分解为小的单元（更小的乘法器），同时这些小的单元的输出在组合成为最后的结果，这种并行运算的结构比传统的树状乘法器更有优势。

以一个8 x 8的乘法器为例，当进行逻辑分解时，研究人员在第一级使用4个4x4乘法器然后组合所有的部分积，这些4x4 乘法器的输出组合成为最后的结果。实验中使用了现行的树状结构乘法器，也就是大家熟知的Wallace快速乘法器。

分解逻辑需要额外的电路结构用于进行4x4乘法器输出相加，但是其并行处理的结构可以获得极大的速度改善，由于最后的加法器电路的输入都是并行同时到达，因此减少了尖脉冲的干扰，因此也就降低了能量损失。

研究人员还表示这种逻辑分解可以进一步进行，例如4x4 的乘法器可以进一步分解为两个2x4的乘法器或者4个2x2的乘法器，不过这样带来的额外电路的代价会超过从数据并行处理中的收益

基于这项提案的仿真在TSpice平台上通过，使用台积电180纳米技术。

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