在最新的应用中，平板显示器驱动芯片和电源管理芯片的高压集成电路往往采用DDDMOS来控制芯片中的高压信号。DDDMOS的沟道部分与普通MOS一样，为了耐受高压，采用了轻掺杂漏端结构(传统功率器件中的漂移区)，一般采用两次(或两次以上)离子注入形成轻掺杂漏端，所以被称为双扩散漏端MOS。传统的MOS器件中，Ib-Vg曲线先升后降形成一个峰。与传统的MOS器件不同，DDDMOS的Ib-Vg曲线有两个峰。已有文献定性地解释了高压器件衬底电流第二个峰的来源，并讨论了其与器件安全工作区的关系。大注入情况下发生在漂移区的碰撞离化电流形成了衬底电流的第二个峰，第二个峰有可能触发寄生的npn晶体管，导致输出曲线发生回跳现象。

本文的一个目的是评估第二个衬底电流峰对器件可靠性的影响。发生在器件沟道边缘的碰撞离化(对应衬底电流的第一个峰)导致的器件性能退化已有研究，发生在漂移区的碰撞离化(对应衬底电流的第二个峰)与器件可靠性的关系则很少被提及。本文首次观察到，衬底电流的第二个峰和施加应力之后器件的泄露电流与电压退化有明显的关系。

另一个目的是通过实验、TCAD模拟以及理论计算等手段，给出衬底电流重新上升时漂移区的电场分布公式，半定量地考察各种工艺参数对衬底电流的影响；以此为依据，通过工艺创新调整电场分布公式中的各个参数，保障器件各项特性的同时降低衬底电流第二个峰，改进器件的可靠性。

1 器件结构及实验结果

图1(a)是一个n沟道DDDMOS的结构示意图，图1(b)是用二次电子显微镜拍摄的器件剖面图。为了承受比较高的操作电压，漏端采用了轻掺杂结构(约1×1017cm-1，一般被称作漂移区)。与普通MOS器件不同，重掺杂的欧姆接触区并不是通过自对准工艺实现，与多晶硅栅的边缘被特意拉开了一段长度为3.2 μm的距离，该距离就是漂移区的长度(Laft)。DDDMOS的其他部分的结构与普通MOS器件相同，其中沟道长度(Lch)为3 μm，栅氧化层厚度(Tox)为90 nm，器件的阈值电压在1 V左右。

图2(a)给出了DDDMOS在不同漏端电压(Vd)下的Ib-Vg曲线，可以看到在第一个峰值之后，Ib随着Vg的增加重新上升，形成第二个峰。

Vd越大，第二个峰越早开始上升，并且峰值也越大。图2(b)比较了一个DDDMOS在施加3600 s应力前后的漏电流(Vg=Vb=Vs=0 V时)和击穿电压，施加应力的条件为Vg=Vd=30 V，该条件下衬底电流处于第二个峰值，在施加应力之后，器件的泄漏电流增加，击穿电压下降。

2 分析和讨论

为了直观地解释衬底电流的来源，用TCAD模拟了Ib处于第一和第二个峰时的各项电学参数的分布。图3(a)是Vd=30 V、Vg=6 V也就是Ib处于第一个峰时的碰撞离化率分布，发现在沟道边缘区域发生了比较强的离化碰撞，与之对应的是衬底电流的第一个峰值。模拟结果与普通MOS器件衬底电流的理论一致。

图3(b)是Vd=30 V、Vg=30 V，也就是Ib处于第二个峰时的碰撞离化率分布；图3(c)给出了此时电场强度和电子浓度沿着漂移区表面的分布。从图3(b)中可以看出，在Vd=30 V，Vg=30 V时，一个新的碰撞离化区域出现在漂移区的远离沟道的另一侧，此处产生的空穴电流使衬底电流重新上升。图3(c)解释了出现新的碰撞离化区的原因，可以看出，在漂移区远离沟道的一侧电子的浓度已经超过了掺杂浓度，此时电子对电场的分布将产生影响，在泊松方程中，电子必须被考虑到总电量中去，此时的泊松方程为

式中，εSi是硅的电容率，q是单位电荷，Ndft是漂移区掺杂浓度，n为电子浓度。根据式(1)可以看出，电场强度将沿着漂移区向右持续上升，图3(c)的电场分布曲线也证明了这一点。综上所述，当电流随着栅压的增加而增加到一定程度时(电子浓度大于漂移区掺杂浓度)，在漂移区远离沟道的另一侧就形成了一个新的强场区，该强场区碰撞离化产生的空穴电流将使Ib在第一个峰值之后重新上升，形成第二个峰。

发生在新的强场区的碰撞离化了产生的大量的热电子，这些热电子会破坏漂移区SiO2-Si界面的完整性，从而产生大量的陷阱电荷，在施加应力之后器件的性能将会退化(如图2(b)所示)。

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