1 引言

金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)结构晶体管的发明可追溯到20世纪30年代初期。在1930年．德国科学家Lilienfeld创造性地提出了场效应晶体管的概念。之后，贝尔实验室的Shockley、Bardeen和Brattain开始尝试发明场效应晶体管。尽管这一尝试以失败告终，但最终却导致Bardeen和Brattain在1947年意外地发明了点接触双极晶体管。1949年Shockley用少子注入理论阐明了双极晶体管的工作原理，并提出了可实用化的结型晶体管概念，从而与Bardeen和Brattain分享了1956年的诺贝尔物理学奖。1960年Kahng和Attala在用二氧化硅改善双极晶体管性能的过程中意外地发明了MOS场效应晶体管(简称MOS晶体管)，MOS晶体管进入集成电路制造行业，并逐渐成为电子工业中最重要的电子器件。就目前而言，MOS晶体管似乎是唯一能胜任将来超大规模集成电路(ULSI)应用的电子器件。

虽然大规模集成电路技术在过去40多年来突飞猛进，但从技术上看，它似乎正遇上瓶颈。因此，在回顾MOS晶体管技术发展进程的基础上，简要综述了可能实现突破的下一代MOS晶体管技术。

2摩尔定律及MOS晶体管技术回顾

到目前为止，集成电路在性能和功能上的提高，基本上是简单地通过不断缩小器件尺寸和增大芯片面积来实现的。器件尺寸的不断缩小，导致了电路性能的不断改善，以及电路密度的不断增加；而芯片尺寸的不断扩大，促使了电路功能的不断增多。这两个方面的共同作用造就了这样的一个技术发展规律，即在集成电路的单个芯片上集成的元件数(集成电路的集成度)，每18个月增加一倍，特征尺寸缩小 倍，而且集成电路的需求也以同样的速度增加。这一规律首先由Intel公司的创始人之一Cordon Moore于1965年在《电子学》上总结出来，通常称为摩尔定律。

自从摩尔定律提出后，集成电路技术的发展一直精确地遵循这一定律。美国半导体工业协会基于这一定律为将来集成电路的发展制定出了技术蓝图-ITRS(International Technology Roadmap for Semiconductor)。按此蓝图，到2014年，MOS器件的特征尺寸将缩小到35 nm。单个芯片上的晶体管数目将达到1011个以上。事实上，在过去的40年里，集成电路工业取得的大部分成就只是通过采用一个简单的开关元件-MOS晶体管，一个同样简单的电路结构-CMOS，以及几类有限的材料-Si、SiO2、Al等实现的。但现代集成电路中的MOS晶体管结构以及制作方法与30多年前相比基本没有太大的变化。如果ITRS对将来15年集成电路的发展预测准确的话，许多基本的技术思想还将会同样地延续下去。然而有许多理由可以相信，将来不会像过去那样直截了当地继续缩小MOS器件。将会出现许多实际和基本的限制，以致在器件的结构和加工方法上会有一些本质上的变化。也就是说，过去的30年，并不太关心新结构的发明和新材料的应用，未来15年肯定会改变这样的局面。在这一时期也很可能真正弄清摩尔定律到底能适用多久。

3 MOS晶体管技术的主要限制

MOS晶体管的缩小一直受被称为按比例缩小(Scaling)的理论所支配，其基本思路是：将一个尺寸较大的器件按一比例系数缩小成尺寸较小的器件，但必须使缩小的器件保持类似的器件特性。具体方法是：所有几何尺寸项和电压项均按一比例系数减小，而掺杂和电荷密度则按同样的比例系数增加。这样一来，MOS晶体管内部的电场分布构造在器件缩小前后基本保持不变。

集成电路发展到今天，毫无疑问，按比例缩小理论功不可没。但这一理论也有其局限性。首先，在一已知的掺杂分布和膜层厚度的情况下，该理论本身不能告知MOS晶体管能被缩小到多小，它只能告知如何缩小一个已知的可行的设计；其次，由于PN结内建电位差是不能按比例缩小的，所以该理论是不精确的。最后，该理论在其公式中并不涉及任何限制它适用范围的物理参量。

很显然，当器件尺寸缩小到一定程度时，会出现量子效应。器件的进一步缩小将严萤受到量子电流的限制。其中，栅氧化层的遂穿电流是对器件缩小的最主要限制。对传统的二氧化硅栅介质来说，当厚度薄到2.5～3 nm时。遂穿电流就已经超过某些应用(如动态随机存贮器DRAM)的要求。无论如何，高性能应用的栅氧化层最小厚度应在1～2.5 nm之间。这一厚度在一二代之后便会达到。对于低功耗的应用而言，由于需要更厚的氧化层，所以目前的厚度已达到其极限。

4高介电常数材料技术

如何突破由栅介质遂穿电流带来的限制呢?目前的研究方案有：①减小栅氧化层厚度，改变晶体管的其他参量，从而达到补偿由厚栅氧化层带来的影响。例如，尽可能提高掺杂浓度，以减小耗尽层宽度或大幅度减小源漏结的结深。但前者会引起体漏电流的增加和理想因子变坏；后者将导致非常高的源漏寄生电阻。②用具有更高介电常数的材料(高k)取代二氧化硅作为栅介质，这样可在不增加遂穿电流的情况下减小有效的电容厚度。③改变器件结构，以致于在二氧化硅相对较厚的情况下，仍能进一步缩小器件尺寸。

下一代高k材料的研究已经集中在氧化铪(HfO2)上。实际的器件结构主要是Metal／HfO2／SiO2(或SiON)／Si。其中，HfO2与Si形成的HfSiOx氧化层稳定性良好。此外，许多研究机构也在寻找HfO2的下一代材料，如La2O3。然而，理论研究表明，高k方案也受到许多限制，它似乎也仅能是器件的缩小能力增加一代。

5双栅及三维结构MOS晶体管

改变器件的结构也许是最有效的方案。双栅MOS晶体管的结构便是该类实例之一。图1(a)示出一个双栅晶体管的剖面结构。可见该双栅结构的基本特征是在沟道区上下方各有一栅介质和栅电极。已有的许多研究丁作证明，这样一种结构与图1(b)所示的常规单栅结构相比，具有更好的可缩小性。另外，该双栅晶体管不仅能在沟道的上下表面形成反型层，而且还有可能使沟道区整个厚度方向形成反型层，即所谓的体反型(Volume Inversion)。通常，形成了体反型的器件与仅在沟道上下表面形成反型层的器件相比，电流驱动能力会有所增强。再者，双栅器件比单栅器件具有更高的载流子迁移率。这是因双栅情况下的垂直电场较弱，进而表面散射较弱所致。尽管双栅结构有许多诱人的特点，但在使其成为实用的器件结构之前还要解决许多技术问题。其中最重要的是如何形成自对准结构。既然双栅结构是面向极度缩小的技术代，如亚50 nm代，那么双栅器件在结构上必须是精确对准的，即顶栅与底栅相互对准，否则寄生电容以及性能分散性会抵消由器件缩小所带来的利益。尽管常规的平面加工技术(layer-by-layer)已经被微电子工业采用了近30年，但仍无法用于双栅晶体管的制作。

目前，人们正在尝试用各种技术来制作双栅晶体管。比如，通过一隧道选择外延生长形成有源区，或者采用硅片键合技术，形成栅电极和沟道区后再进行外延生长源漏区等。

双栅MOS晶体管与单栅相比，虽然具有更好的可缩小性，但是双栅结构仍不是最终的解决方案，它的可缩小能力是有限的。按目前对其的认识程度而言，它仅能使ULSI技术延伸到20 nm技术。那么20 nm之后，用什么来继续增加电路密度和提高电路性能呢?比较实际可行的方案是三维集成。很显然，只要技术许可，三维集成可以无限制地增加电路密度；另一方面，三维集成也有利于改善电路性能。三维集成通常是指在一层电路之上再形成另一层电路并以此类推。这一思想早在20世纪80年代初就有人提出，并在高密度SRAM上得到成功应用。图2示出典型的三维CMOS结构，具体理论见参考文献。

6 结语

未来15年将很有可能是集成电路史上最具挑战性的时期。使用高k栅介质材料将会使MOS器件缩小能力增加一代；双栅结构MOS技术可以将集成电路延伸到20 nm技术代；而其进一步的缩小和提高，最有可能的是采用三维晶体管结构。